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    • 专利摘要:
    一些實施例包含形成穿過半導體基板之互連之方法。一開口可經形成以部分延伸穿過一半導體基板且一互連之部分可形成於該開口之內。另一開口可經形成以自該基板之一第二側延伸至該互連之第一部分，且該互連之另一部分可形成於此開口之內。一些實施例包含半導體構造，其具有自該基板之一第一側部分延伸穿過一半導體基板之一穿透基板互連之一第一部分；且具有自該基板之一第二側延伸之該穿透基板互連之一第二部分且具有全部延伸至該互連之該第一部分之多個單獨導電指狀部。
    公开号:TW201301459A
    申请号:TW101118066
    申请日:2012-05-21
    公开日:2013-01-01
    发明作者:Alan G Wood；Philip J Ireland
    申请人:Micron Technology Inc；
    IPC主号:H01L23-00
    专利说明:
    具有穿透基板互連之半導體構造，以及形成穿透基板互連之方法
    本發明係關於具有穿透基板互連之半導體構造及形成穿透基板互連之方法。
    積體電路裝置(諸如記憶體晶粒)之商業生產可涉及在一單個半導體晶圓或其他塊狀半導體基板上製造大量同樣電路圖案。增加在一給定大小之半導體基板上製造之半導體裝置之密度以達成半導體裝置之增加產量及其增強之效能係半導體製造商之一持續目標。
    一種用於增加一半導體總成中之半導體裝置密度之方法係建立完全延伸穿過一半導體晶粒之通孔(即，貫穿孔)；且具體而言，自晶粒之一作用表面延伸至晶粒之相對背表面之通孔。用一導電材料填充通孔以形成提供自晶粒之作用表面至晶粒背表面之電路徑之穿透基板互連。可將穿透基板互連電耦合至沿晶粒之背面且延伸至晶粒之電路組件外部之電接觸件。在一些應用中，可將晶粒併入三維多晶片模組(3-D MCM)中且晶粒之電路組件外部可由另一半導體晶粒及/或由一載體基板構成。
    已揭示在半導體基板中形成通孔之多種方法。例如，美國專利第7,855,140號、第7,626,269號及第6,943,106號描述可經利用以形成穿透基板互連之例示性方法。
    可發生關於習知形成之穿透基板互連之熱致問題。此等問題可起因於由於互連內之導電材料(例如，銅)相對於一半導體晶粒之其他材料之不同熱膨脹速率所致之應力。可期望開發減輕或防止此等熱致問題之新穎穿透基板互連架構及開發用於製造此等架構之方法。
    一些實施例包含穿透基板互連，該等穿透基板互連係細分成結合於一基板之一內部區域中之至少兩個單獨導電組件。將穿透基板互連細分成至少兩個單獨組件可解決上文於本揭示內容之「先前技術」章節論述之問題；且具體而言可減輕或甚至防止與習知形成之穿透基板互連相關聯之熱致問題。一些實施例包含與穿透基板互連之組件同時形成之錨銷。
    參照圖1至圖32描述例示性實施例。
    參考圖1，圖解說明一半導體構造10之一部分。構造10可係一半導體晶圓之部分。構造10包括一半導體基板12，該半導體基板12具有與其相關聯之積體電路(未展示)。基板12包括半導體材料；且例如可包括一單晶矽基底(諸如一單晶矽晶圓之一區域)。術語「半導電基板」、「半導體構造」及「半導體基板」意謂包括半導體材料之任何構造，包含(但不限於)諸如一半導電晶圓(單獨地或以包括其他材料之總成之方式)之塊狀半導電材料及半導電材料層(單獨地或以包括其他材料之總成之方式)。術語「基板」係指任何支撐結構，包含(但不限於)上述半導電基板。
    基板12具有一第一側9及一相對第二側11。
    為了簡化圖式並未展示與基板12相關聯之積體電路。電路可包括當今已知或今後開發之任何積體電路組件；例如，包含記憶體、邏輯、佈線等。各種電路組件可包括諸多材料之任一者；例如，包含耐火金屬材料、障壁材料、擴散材料、絕緣體材料等之一或多者。積體電路組件可主要沿該等側9及側11之一者或另一者。具有與其相關聯之積體電路之側可稱為半導體基板12之一正面(或作用側)，且另一側可稱為基板之一背面。在一些實施例中，第一側9可對應於基板之正面。
    參考圖2，一開口14經形成以自基板之第一側9部分延伸至基板12中。可利用任何適當處理形成此開口。例如，可在側9之上方形成一經微影圖案化之光阻遮罩(未展示)以界定開口之一位置，接著可利用一或多個蝕刻以在基板12內圖案化開口，且隨後可移除光阻遮罩以留下圖2之構造。
    開口14欲經形成至基板12內之任何適當距離。在一些實施例中，開口14可經形成以延伸穿過基板多於一半(未展示)，且在其他實施例中，開口14可經形成以延伸穿過基板12少於或等於一半。
    參考圖3，在開口14內形成一電絕緣襯裡16，且接著在加襯開口內形成導電材料18及20。
    電絕緣襯裡可包括任何適當組合物或組合物之組合；且在一些實施例中可包括一摻雜玻璃；舉例而言，諸如硼磷矽酸鹽玻璃(BPSG)、磷矽酸鹽玻璃(PSG)、氟矽酸鹽玻璃(FSG)等之一或多者。襯裡16可形成為任何適當厚度且在一些實施例中可形成為自約1000埃至約3000埃之一範圍內之一厚度；舉例而言，諸如約1700埃之一厚度。
    導電材料18及20可包括任何適當組合物或組合物之組合。在一些實施例中，導電材料20可包括銅，基本上由銅組成或由銅組成；且材料18可係一銅障壁材料。銅障壁材料可包含鈷、釕、鉭、氮化鉭、氮化鎢及氮化鈦之一或多者。導電材料18及20一起形成一導電互連之一第一部分22。在一些實施例中，導電材料20可稱為導電互連之第一部分之一核心，且材料18可稱為圍繞此核心之一護套。
    此申請案中之圖式之其餘論述可將核心20稱為一含銅核心且將材料18稱為圍繞此核心之一銅障壁護套。然而，本發明亦可包含其中可利用除了含銅核心及銅障壁護套之外之其他導電材料或可利用其他導電材料替代含銅核心及銅障壁護套之實施例。在其中用非銅材料替換核心之實施例中，可省略銅障壁護套。
    在圖解說明之實施例中，核心20經圖解說明以向開口14之外側略微突出，且因此向外延伸超出半導體基板之側9。在其他實施例中，核心可經形成以與基板之側9齊平，或相對於基板之側9凹入。
    參考圖4，可使基板12變薄使得自基板之第二側11至導電互連之第一部分22之一距離D小於或等於約20微米。在一些實施例中，可省略基板之變薄。
    參考圖5，在基板12之第二側11上方提供圖案化遮罩材料24。一開口26延伸穿過圖案化遮罩材料，其中此開口係直接處於互連之第一部分22上方。遮罩材料24可包括任何適當組合物或組合物之組合；且在一些實施例中可對應於經微影圖案化之光阻。
    參考圖6，開口26係延伸至基板12中，且具體而言係延伸至電絕緣材料16。隨後，移除遮罩材料24(圖5)。可使用任何適當蝕刻或蝕刻之組合使開口26延伸至基板12中；且在一些實施例中可利用一深反應性離子蝕刻(DRIE)程序使開口26延伸至基板中。圖6之開口26可稱為一第二開口，以將其與在圖2之處理階段形成之第一開口14區分開。在一些實施例中，開口26可經形成至絕緣材料16中或穿過絕緣材料16。
    參考圖7，沿基板12之第二側11且在開口26內形成電絕緣材料28。電絕緣材料28可包括任何適當組合物或組合物之組合；且在一些實施例中可包括二氧化矽或氮化矽，基本上由二氧化矽或氮化矽組成或由二氧化矽或氮化矽組成。可使用任何適當處理形成電絕緣材料，例如包含原子層沈積(ALD)及化學氣相沈積(CVD)之一或兩者。沈積程序可係一低溫程序且具體而言可利用小於或等於約200℃之一溫度。可期望此低溫處理以便避免對與基板12相關聯之積體電路組件之熱致損害。
    與沿開口26之底部形成相比，沿基板12之表面11形成之電絕緣材料28更厚。若開口26具有一適當縱橫比使得沿開口26之底部之沈積慢於沿表面11之沈積，則可發生此情況；且在一些實施例中，開口26可具有大於或等於2：1之一縱橫比。在一些實施例中，表面11上方之材料28之厚度係至少約5000埃，且沿開口26之底部之材料28之厚度小於或等於3000埃。
    參考圖8，使電絕緣材料28經受穿通材料28之底部且亦穿通襯裡16之一各向異性蝕刻，以暴露互連之導電第一部分22。在在開口26之底部處穿通材料28之蝕刻之後，電絕緣材料仍沿開口26之側壁且跨表面11。在所展示之實施例中，進行蝕刻以使開口26延伸穿過護套18且至電互連之第一部分之核心20。在下文參照圖15及16論述之其他實施例中，開口26可延伸至護套18而非穿過護套18。
    圖9展示圖8之構造之一俯視圖且展示相對於互連之第一部分22之開口26。以虛線展示互連部分22以指示該互連部分22係在其他材料之下。
    參考圖10，跨基板12之第二側11且在開口26內形成導電材料。此等導電材料可包括一銅障壁材料30及一銅晶種材料32。銅障壁材料可包括上文論述為適於利用於銅障壁材料18中之材料之任一者且可使用任何適當處理而形成；例如包含ALD、CVD及物理氣相沈積(PVD)之一或多者。銅晶種材料可包括任何適當晶種材料且可使用任何適當處理而形成；舉例而言，諸如ALD、CVD及PVD之一或多者。
    參考圖11，在基板12之第二側11上方形成一圖案化遮罩34。圖案化遮罩包括一遮罩材料36。遮罩材料36可係任何適當組合物或組合物之組合；且在一些實施例中可包括經微影圖案化之光阻。
    圖案化遮罩34覆蓋基板之第二側之一第一區域38，而使一第二區域40保持未經覆蓋。開口26係在此未經覆蓋之第二區域內。
    參考圖12，在基板之第二側11上方且在此第二側之未經覆蓋第二區域40內形成導電材料42。材料42可包括銅，基本上由銅組成或由銅組成；且可自銅晶種材料32電解生長。在圖12之實施例中，電解生長材料42與未經覆蓋區域40內之晶種材料合併，使得未經覆蓋區域40內之晶種材料在其開始併入材料42中時有效地消失。
    導電材料42可形成為任何適當厚度。在所展示之實施例中，材料42係形成為超過遮罩34之高度之一厚度，但在其他實施例中，材料42可形成為並非超過遮罩34之高度之一厚度。
    此申請案中之圖式之論述可將材料42稱為一含銅材料，將材料32稱為一含銅晶種材料且將材料30稱為一銅障壁材料。然而，本發明亦包含其中可利用除了含銅材料及銅障壁材料之外之其他導電材料或可利用其他導電材料替代含銅材料及銅障壁材料之實施例。在其中用非銅材料替換含銅材料32及42之實施例中，可省略銅障壁材料。
    參考圖13，使材料42經受一化學機械拋光(CMP)以形成跨材料42延伸之一平坦化上表面，且移除遮罩34(圖12)。又，自基板12之區域38(曾由遮罩34所覆蓋)移除銅障壁材料30及晶種材料32(圖12)。
    導電材料30及42係併入至一電互連之一第二部分44中，其中電互連之此第二部分在開口26內延伸。電互連之第一部分22及第二部分44彼此電耦合且一起形成一穿透基板互連100。
    電互連之第二部分44包含在基板之第二側11上方且具有側壁47之一基座46。
    在一些實施例中，可將第二部分視為包括對應於材料42之一核心且包括對應於圍繞核心之材料30之一護套。因此，材料42可稱為互連之第二部分44之一核心材料且材料30可稱為互連之第二部分之一護套材料。在一些實施例中，核心42可係一含銅核心且護套30可係一銅障壁護套。
    參考圖14，跨基板12之第一區域38且沿基座46之側壁47形成一電絕緣結構48。結構48包括電絕緣材料50。此電絕緣材料可包括任何適當組合物或組合物之組合；且在一些實施例中可包括聚醯亞胺，基本上由聚醯亞胺組成或由聚醯亞胺組成。
    圖14展示形成於導電核心材料42上方之一接合材料52。在一些實施例中，此接合材料可包括一焊料可濕性材料且可適用於製造至構造10之電路(未展示)外部之一接合。儘管接合材料係展示為直接提供在核心材料42上方，但在一些實施例中，在接合材料與核心材料之間可存在一或多個其他層。此等其他層可包括(例如)鎳、金或適用於將焊料可濕性材料黏附至核心材料之任何其他材料；且在一些實施例中可包含在此項技術中稱為凸塊下材料之材料。
    圖8之製造階段展示延伸至核心20之開口26。在其他實施例中，開口26可延伸至護套18而非完全穿過護套至核心20。圖15及16圖解說明此等其他實施例之一實例。
    參考圖15，此展示在與圖8之處理階段類似之一處理階段之一構造10a；但其中開口26係延伸至導電互連之第一部分22之導電護套18，而非延伸至導電互連之此第一部分之核心20。
    圖16展示在與圖14之處理階段類似之一處理階段(具體而言，在與上文參照圖10至圖14所描述之處理類似之處理之後)之構造10a，且展示穿透基板互連100之一第二部分44，該第二部分44具有結合至穿透基板互連之第一部分22之導電護套18之一導電護套30。
    圖1至圖16之實施例在一單個開口內形成電互連之第二部分。在其他實施例中，可在多個開口內形成電互連之第二部分。參照圖17至圖22描述用於在多個開口內形成電互連之第二部分之一例示性實施例方法。
    參考圖17，展示在與圖5之處理階段類似之一處理階段之一構造10b。構造10b(如同圖5之構造)包括跨基板12之第二側11形成之圖案化遮罩材料24。然而，不同於圖5之構造，圖17之構造10b具有經圖案化穿過遮罩材料24之三個開口60至62。全部開口60至62均直接處在電互連之第一部分22上方。圖17之實施例係其中存在經圖案化穿過遮罩材料之複數個開口之一例示性實施例。在其他例示性實施例中，複數個開口可對應於與圖解說明之三個開口不同之開口數目。在下文參照圖27至圖32論述之一些實施例中，並非全部開口皆係直接處在電互連之第一部分上方。而是，一些開口可處在其中期望錨銷之位置中。
    參考圖18，使構造10b經受類似於上文參照圖6描述之處理，以使開口60至62延伸穿過基板12且至電絕緣材料16。
    參考圖19，展示在與圖8之處理階段類似之一處理階段之構造10b。具體而言，展示在跨基板之側11且在開口60至62之內形成電絕緣材料28之後；且在蝕刻以使開口60至62延伸穿過材料16及18且至互連第一部分之核心20之後之構造。
    圖20展示圖19之構造之一俯視圖且展示相對於互連之第一部分22之開口60至62。以虛線展示第一部分22以指示該第一部分22係在其他材料之下。除開口60至62以外，在圖19之俯視圖中亦可見額外開口63至66。開口60至66全部直接處在互連之第一部分22上方；且因此可將全部此等開口視為延伸至互連之第一部分之第二開口。儘管所展示之實施例具有七個開口形成於互連之第一部分22上方，但在其他實施例中可存在少於7個開口形成於互連之第一部分上方或多於七個開口形成於此第一部分上方。
    如上文參照圖7所論述，可期望在使得絕緣材料在基板12之外表面上方比在延伸至此基板中之開口之底部處厚之條件下形成絕緣材料28。此等條件可利用具有適當高縱橫比之開口使得材料28在開口之底部處之沈積慢於材料28跨基板12之外表面之沈積。關於利用具有一適當高縱橫比之一單個開口以達成材料28之所要沈積特性之一潛在困難係最終形成在此開口內之導電互連之部分可能過於狹窄以致無法達成所要電導特性。在圖19及圖20之實施例中利用多個開口可實現在個別開口之內達成適當高縱橫比，以使待形成於開口之底部上方之絕緣材料28能夠薄於形成於基板12之外表面上方之絕緣材料，且又可使足夠導電材料能夠形成於經組合之多個開口之內使得所得互連具有所要電導特性。
    在圖19及圖20之處理階段形成之多個開口可具有彼此大致相同之尺寸(如所展示)。在其他實施例中，一或多個開口可具有實質上不同於一或多個其他開口之尺寸。
    參考圖21，展示在與圖14之處理階段類似之一處理階段之構造10b。構造包括一穿透基板互連100，該穿透基板互連100具有包括核心20及護套18之一第一部分且具有包括核心42及護套30之一第二部分44。第二部分44包括分別在開口60至62內之多個導電指狀部70至72。全部導電指狀部70至72延伸至穿透基板互連之第一部分22之核心20。
    在一些實施例中，核心20及核心42均可包括彼此相同之含金屬組合物；且均可(例如)由銅組成。在此等實施例中，可將核心20及核心42視為包括一第一組合物之含金屬核心；且可將護套30視為包括不同於第一組合物之一第二組合物(例如，護套30可包括一銅障壁材料)且直接處在含金屬核心20與含金屬核心40之間。
    圖21之製造階段展示延伸至核心20之導電指狀部70至72。在其他實施例中，導電指狀部70至72可延伸至護套18而非完全穿過此護套至核心20(類似於上文參照圖15及16論述之一構造)。圖22圖解說明一構造10c，其展示其中穿透基板互連100之第二部分之導電指狀部70至72延伸至穿透基板互連之第一部分之護套18之一例示性實施例。在一些實施例中，護套18及護套30可包括彼此相同之組合物，且因此可合併以在導電核心42與導電核心20之間形成一單層。在其他實施例中，護套18及護套30可包括彼此不同之組合物。
    圖23至圖25圖解說明一種用於圖案化穿透基板互連之第二部分之方法，該方法可經利用而替代圖10至圖14之上述圖案化。
    參考圖23，展示在圖8之處理階段之後之一處理階段之一構造10d。構造係展示為包括上文參照圖11論述之第一區域38及第二區域40。一電絕緣結構80經圖案化以處在構造10d之基板12之第一區域38上方且不在第二區域40上方。
    電絕緣結構包括一電絕緣材料82(其可包括任何適當組合物或組合物之組合)；且在一些實施例中可包括聚醯亞胺，基本上由聚醯亞胺組成或由聚醯亞胺組成。可使用任何適當處理將電絕緣材料圖案化成結構80之組態。例如，可在材料82之一寬闊區域上方形成一經微影圖案化之光阻遮罩(未展示)，可使用一或多個適當蝕刻將一圖案自遮罩轉印至材料82之寬闊區域中，且接著可移除遮罩以留下材料82之所圖解說明之圖案化結構80。
    於絕緣結構80上方且跨未由結構80所覆蓋之區域40形成銅障壁材料30及銅晶種材料32。
    參考圖24，跨材料30形成含銅材料42。含銅材料可係自晶種材料32(圖23)電解生長。晶種材料與電解生長之銅合併且因此並未展示在圖24之處理階段。
    參考圖25，利用CMP及/或其他適當處理以自絕緣材料82上方移除含銅材料42及銅障壁材料30，而留下基板之第二區域40上方之含銅材料42。在隨後之處理(未展示)中，可在含銅材料42上方提供類似於圖14之材料52之焊料潤濕(solder-wetting)材料。
    圖25之構造具有穿透基板互連100之第二部分44(其延伸穿過此互連之第一部分22之護套18)。在其他實施例中，可利用與圖23至圖25之處理相似之處理以形成與圖16之構造(其中電互連之第二部分44並未延伸穿過此電互連之第一部分22之護套18)類似之構造。
    在製造與上文參照圖21及圖22描述之互連(即，包括多個導電指狀部之互連)類似之互連期間，可利用與圖23至圖25之處理相似之處理。圖26展示使用與圖23至圖25之處理相似之處理形成且包括具有多個導電指狀部70至72之一穿透基板互連100之一構造10e。
    儘管本文中描述之穿透基板互連之部分44係稱為一「第二部分」且部分22係稱為一「第一部分」，但在一些實施例中，可以相反於本文中提供之多種圖式中所展示之順序形成各自部分。因此，在一些實施例中，一多指狀部部分可在一穿透基板互連之另一部分之前形成。
    儘管實施例描述包括第一部分及第二部分之一單個互連之形成，但亦可將實施例視為形成在經定位部分地穿過一基板之一介面處彼此耦合之雙互連。
    此申請案之圖式展示個別穿透基板互連之形成，但應瞭解此等互連表示可同時製造在一半導體基板內之大量互連。因此，應瞭解圖式中所展示之個別互連之各者可表示同時製造於一基板內之大量複數個互連。此複數個互連可具有跨一基板之任何適當配置，且例如可具有與美國專利第6,943,106號(其將Kirby列為發明者且將Micron Technology,Inc.列為受讓人)中所描述之配置類似之配置。
    圖1至圖26之實施例形成穿透基板電互連。在其他實施例中，錨銷可在穿透基板互連之製造期間與穿透基板互連並排形成。參照圖27至圖31描述用於形成錨銷之一例示性實施例方法。
    參考圖27，展示在與圖17之處理階段類似之一處理階段之一構造10f。構造10f(如同圖17之構造10)包括跨基板12之第二側11形成之圖案化遮罩材料24。然而，不同於圖17之構造，圖27之構造10f在三個開口60至62之相對側上具有經圖案化穿過遮罩材料24之一對開口110及112。開口110及112係自電互連之第一部分22橫向偏移且因此並非直接處在電互連之此第一部分上方。圖27之實施例係在並非直接處於一電互連之第一部分上方之一位置中存在經圖案化穿過遮罩材料之至少一開口之一例示性實施例。在其他實施例中，並非直接處在此第一部分上方之開口之數目可對應於不同於所圖解說明開口對之開口數目。
    參考圖28，使構造10f經受與上文參照圖18描述之處理類似之處理且此處理使開口110及112延伸至基板12中。
    參考圖29，展示在與圖19之處理階段類似之一處理階段之構造10f。具體而言，展示在跨基板之側11且在開口60至62、110及112之內形成電絕緣材料28後；且在蝕刻以使開口60至62延伸穿過材料16及18且至互連之第一部分之核心20之後之構造。如所展示，此蝕刻亦可使開口110及112凹入基板12至此等開口內之絕緣材料11之底表面下方之一深度。
    圖30展示圖29之構造之一俯視圖且展示相對於互連之第一部分22之開口60至62、110及112。以虛線展示第一部分22以指示該第一部分22係在其他材料之下。除開口60至62、110及112以外，在圖29之俯視圖中亦可見額外開口63至66。全部開口60至66均直接處在互連之第一部分22上方，而開口110及112並非直接處在互連之此第一部分上方。
    在圖29及圖30之處理階段形成之多個開口可具有任何適當尺寸。
    參考圖31，展示在與圖21之處理階段類似之一處理階段之構造10f。構造包括一穿透基板互連100，該穿透基板互連100具有包括核心20及護套18之一第一部分22且具有包括核心42及護套30之一第二部分44。第二部分44包括分別在開口60至62內之多個導電指狀部70至72。全部導電指狀部70至72皆延伸至穿透基板互連之第一部分22之核心20。構造亦包括延伸至開口110及112中以形成延伸至基板12中之錨銷114及116之導電材料42。此等錨銷可有助於將材料42之襯墊保留至基板。可選擇錨銷之數目及間距以達成材料42之襯墊至基板之所要保留，同時避免基板之非所要弱化。
    可結合本文中描述之任何實施例利用與圖31之錨銷類似之錨銷。
    儘管圖31之實施例展示相對於電互連之第一部分22略微對稱地定向之材料42之襯墊(且具體而言展示沿圖31之橫截面朝向互連之第一部分之右側及左側兩者延伸約相同距離之襯墊材料42)，但在其他實施例中，襯墊材料可相對於電互連之此第一部分不對稱地定向。圖32展示其中材料42之襯墊經提供相對於電互連之第一部分22橫向偏移之一構造10g。在所展示之實施例中，材料42形成延伸至開口112中之一錨銷116。在一些實施例中，使材料42之襯墊相對於電互連之第一部分22橫向偏移可存在一些優點，因為此可實現在熱膨脹期間逐漸產生之多種力之重新導向。
    多種實施例在圖式中之特定定向僅係出於闡釋性目的且在一些應用中可相對於所展示定向而旋轉實施例。本文中提供之描述及隨後申請專利範圍適合具有多種特徵之間之經描述關係之任何結構，無關於該等結構是否在圖式之特定定向中或相對於此定向旋轉。
    隨附圖解之橫截面視圖僅展示在橫截面之平面內之特徵，且為了簡化圖式並未展示在橫截面之平面之後之材料。
    當一結構在上文係稱為在另一結構「上」或「抵著」另一結構時，該結構可直接處在另一結構上或亦可存在中介結構。相比之下，當一結構係稱為「直接在另一結構上」或「直接抵著」另一結構時，不存在中介結構。當一結構係稱為「連接」或「耦合」至另一結構時，該結構可直接連接或耦合之另一結構或可存在中介結構。相比之下，當一結構係稱為「直接連接」或「直接耦合」至另一結構時，不存在中介結構。
    一些實施例包含形成穿過半導體基板之互連之方法。可形成自一半導體基板之一側延伸且部分穿過基板之一第一開口。可在第一開口內形成一導電互連之一第一部分。可形成自基板之一第二側延伸至導電互連之第一部分之至少一第二開口。可在至少一第二開口內形成導電互連之一第二部分。
    一些實施例包含形成穿過半導體基板之互連之方法。可形成自一半導體基板之一側延伸且部分穿過基板之一第一開口。可在第一開口內形成一導電互連之一第一部分。可形成自基板之一第二側延伸且直接處在導電互連之第一部分上方之至少一第二開口。可沿基板之第二側且在至少一第二開口內形成電絕緣材料。可移除沿至少一第二開口之一底部之電絕緣材料，而留下沿基板之第二側及沿至少一第二開口之側壁之電絕緣材料。在移除沿至少一第二開口之底部之電絕緣材料後，透過該至少一第二開口暴露互連之第一部分之一區域。接著，可在至少一第二開口內形成導電互連之一第二部分。
    一些實施例包含具有一穿透基板互連之一導電第一部分之半導體構造，其中該第一部分自一半導體基板之一第一側延伸且部分穿過基板。半導體構造亦可具有穿透基板互連之一導電第二部分，其中第二部分自基板與第一側呈相對關係之一第二側延伸且包括全部延伸至導電第一部分之多個單獨導電指狀部。
    一些實施例包含含有一穿透基板互連之一第一導電部分之半導體構造，其中該第一部分自一半導體基板之一第一側延伸且部分穿過基板且具有一第一含金屬核心。半導體構造亦可含有穿透基板互連之一第二導電部分，其中第二部分自半導體基板與第一側呈相對關係之一第二側延伸，其中第二部分具有圍繞一含金屬核心之一導電護套，且其中第二部分之導電護套係在第一部分之導電核心與第二部分之導電核心之間。
    9‧‧‧第一側
    10‧‧‧半導體構造
    10a‧‧‧構造
    10b‧‧‧構造
    10c‧‧‧構造
    10d‧‧‧構造
    10e‧‧‧構造
    10f‧‧‧構造
    10g‧‧‧構造
    11‧‧‧第二側/表面
    12‧‧‧半導體基板
    14‧‧‧開口
    16‧‧‧電絕緣襯裡/電絕緣材料
    18‧‧‧導電材料/護套
    20‧‧‧導電材料/核心
    22‧‧‧導電互連之第一部分/互連部分
    24‧‧‧遮罩材料
    26‧‧‧開口
    28‧‧‧電絕緣材料
    30‧‧‧銅障壁材料/護套
    32‧‧‧銅晶種材料
    34‧‧‧圖案化遮罩
    36‧‧‧遮罩材料
    38‧‧‧第一區域
    40‧‧‧第二區域
    42‧‧‧導電材料/電解生長材料/核心
    44‧‧‧導電互連之第二部分
    46‧‧‧基座
    47‧‧‧側壁
    48‧‧‧電絕緣結構
    50‧‧‧電絕緣材料
    52‧‧‧接合材料
    60‧‧‧開口
    61‧‧‧開口
    62‧‧‧開口
    63‧‧‧開口
    64‧‧‧開口
    65‧‧‧開口
    66‧‧‧開口
    70‧‧‧導電指狀部
    71‧‧‧導電指狀部
    72‧‧‧導電指狀部
    80‧‧‧電絕緣結構
    82‧‧‧電絕緣材料
    100‧‧‧穿透基板互連
    110‧‧‧開口
    112‧‧‧開口
    114‧‧‧錨銷
    116‧‧‧錨銷
    圖1至圖8及圖10至圖14係一半導體構造在形成一穿透基板互連之一例示性實施例方法之多種處理階段之圖解橫截面視圖。
    圖9係圖8之構造之一圖解俯視圖。圖8之橫截面係沿圖9之線8-8。
    圖15及圖16係一半導體構造在形成一穿透基板互連之另一例示性實施例方法之多種處理階段之圖解橫截面視圖。圖15之處理階段可跟隨圖7之處理階段且可替代圖8之處理階段。
    圖17至圖19、圖21及圖22係一半導體構造在形成一穿透基板互連之另一例示性實施例方法之多種處理階段之圖解橫截面視圖。圖17之處理階段可跟隨圖4之處理階段且可替代圖5之處理階段。
    圖20係圖19之構造之一圖解俯視圖。圖19之橫截面係沿圖20之線19-19。
    圖21係一半導體構造在形成一穿透基板互連之另一例示性實施例方法之一處理階段之一圖解橫截面視圖。
    圖22係一半導體構造在形成一穿透基板互連之另一例示性實施例方法之一處理階段之一圖解橫截面視圖。
    圖23至圖25係一半導體構造在形成一穿透基板互連之另一例示性實施例方法之多種處理階段之圖解橫截面視圖。圖23之處理階段可跟隨圖8之處理階段。
    圖26係一半導體構造在形成一穿透基板互連之另一例示性實施例方法之一處理階段之一圖解橫截面視圖。
    圖27至圖29及圖31係一半導體構造在另一例示性實施例方法之多種處理階段之圖解橫截面視圖。圖27之處理階段可跟隨圖4之處理階段。
    圖30係圖29之構造之一圖解俯視圖。圖29之橫截面係沿圖30之線29-29。
    圖32係一半導體構造在另一例示性實施例方法之一處理階段之一圖解橫截面視圖。
    9‧‧‧第一側
    10‧‧‧半導體構造
    11‧‧‧第二側/表面
    12‧‧‧半導體基板
    16‧‧‧電絕緣襯裡/電絕緣材料
    18‧‧‧導電材料
    20‧‧‧導電材料
    22‧‧‧導電互連之第一部分/互連部分
    28‧‧‧電絕緣材料
    30‧‧‧銅障壁材料/護套
    38‧‧‧第一區域
    40‧‧‧第二區域
    42‧‧‧導電材料/電解生長材料/核心
    44‧‧‧導電互連之第二部分
    46‧‧‧基座
    47‧‧‧側壁
    48‧‧‧電絕緣結構
    50‧‧‧電絕緣材料
    52‧‧‧接合材料
    100‧‧‧穿透基板互連
    权利要求:
    Claims (27)
    [1] 一種形成穿過一半導體基板之一互連之方法，其包括：形成自該基板之一第一側延伸且部分穿過該基板之一第一開口；在該第一開口內形成該導電互連之一第一部分；形成自該基板之一第二側延伸且至該導電互連之該第一部分之至少一第二開口；及在該至少一第二開口內形成該導電互連之一第二部分。
    [2] 如請求項1之方法，其進一步包括在該導電互連之該第二部分之該形成期間形成延伸至該基板中之至少一錨銷。
    [3] 如請求項1之方法，其中該導電互連之該第一部分包括一銅核心，且其中該至少一第二開口暴露該銅核心。
    [4] 如請求項3之方法，其中僅存在一第二開口，其延伸至該導電互連之該第一部分。
    [5] 如請求項3之方法，其中存在多個第二開口，其等延伸至該導電互連之該第一部分。
    [6] 如請求項1之方法，其中該導電互連之該第一部分包括圍繞一銅核心之一導電護套，且其中該至少一第二開口暴露該導電護套且未暴露該銅核心。
    [7] 如請求項6之方法，其中該經暴露之導電護套係一銅障壁材料。
    [8] 一種形成穿過一半導體基板之一互連之方法，其包括：形成自該基板之一第一側延伸且部分穿過該基板之一第一開口；在該第一開口內形成一導電互連之一第一部分；形成自該基板之一第二側延伸且直接處在該導電互連之該第一部分上方之至少一第二開口；沿該基板之該第二側且在該至少一第二開口之內形成電絕緣材料；移除沿該至少一第二開口之一底部之該電絕緣材料，而留下沿該基板之該第二側及沿該至少一第二開口之側壁之該電絕緣材料；在移除沿該至少一第二開口之該底部之該電絕緣材料之後，透過該至少一第二開口暴露該互連之該第一部分之一區域；及在該至少一第二開口內形成該導電互連之一第二部分。
    [9] 如請求項8之方法，其中僅存在一第二開口，其自該基板之該第二側延伸至該導電互連之該第一部分。
    [10] 如請求項8之方法，其中存在多個第二開口，其等自該基板之該第二側延伸至該導電互連之該第一部分。
    [11] 如請求項8之方法，其中與沿該至少一第二開口之該底部形成之該電絕緣材料相比，沿該基板之該第二側形成之該電絕緣材料更厚。
    [12] 如請求項8之方法，其中形成該導電互連之該第二部分包括：在該至少一第二開口內電解生長銅。
    [13] 如請求項8之方法，其中該形成該導電互連之該第二部分包括：跨該基板之該第二側且在該至少一第二開口之內形成一銅障壁材料；在該銅障壁材料上方形成銅晶種材料；形成覆蓋該基板之該第二側之一第一區域之一圖案化遮罩，而使該基板之該第二側之一第二區域保持未經覆蓋；該至少一第二開口係在該未經覆蓋之第二區域內；在該未經覆蓋之第二區域內自該晶種材料電解生長銅；及在電解生長銅之後，自該第一區域上方移除該圖案化遮罩、該晶種材料及該銅障壁材料。
    [14] 如請求項13之方法，其中在自該第一區域上方移除該圖案化遮罩、該晶種材料及該銅障壁材料之後，剩下該第二區域上方作為一基座之銅；且其進一步包括跨該第一區域且沿該基座之側壁形成一電絕緣結構。
    [15] 如請求項13之方法，其進一步包括在該導電互連之該第二部分之該形成期間形成延伸至該基板中之至少一錨銷，且其中該至少一錨銷包括該經電解生長之銅。
    [16] 如請求項8之方法，其中該形成該導電互連之該第二部分包括：形成一電絕緣結構以覆蓋該基板之該第二側之一第一區域，而使該基板之該第二側之一第二區域保持未經覆蓋；該至少一第二開口係在該未經覆蓋之第二區域內；跨該電絕緣結構且在該至少一第二開口之內形成一銅障壁材料；在該銅障壁材料上方形成銅；及自該電絕緣結構上方移除該銅及該障壁材料，而留下該第二區域上方之該銅及該障壁材料。
    [17] 如請求項16之方法，其中該電絕緣結構包括聚醯亞胺。
    [18] 如請求項16之方法，其中自該電絕緣結構上方之該銅及該障壁材料之該移除包括化學機械拋光。
    [19] 一種半導體構造，其包括：一穿透基板互連之一導電第一部分；該第一部分自一半導體基板之一第一側延伸且部分穿過該基板；及該穿透基板互連之一導電第二部分，該第二部分自該基板與該第一側呈相對關係之一第二側延伸且包括全部延伸至該導電第一部分之多個單獨導電指狀部。
    [20] 如請求項19之半導體構造，其中該導電第一部分具有含有一第一組合物之一含金屬核心；其中該等單獨導體指狀部皆具有該第一組合物之含金屬核心；且其中該等指狀部之該等含金屬核心係藉由具有不同於該第一組合物之一第二組合物之導電材料之一中介區域而與該第一部分之該含金屬核心隔開。
    [21] 如請求項20之半導體構造，其進一步包括自該穿透基板互連之該第二部分橫向偏移之至少一錨銷且包括作為該等指狀部之該等含金屬核心之一共同組合物。
    [22] 如請求項20之半導體構造，其中該第一組合物係由銅組成。
    [23] 如請求項22之半導體構造，其中該第二組合物包括鈷、釕、鉭、氮化鉭、氮化鎢及氮化鈦之一或多者。
    [24] 一種半導體構造，其包括：一穿透基板互連之一第一導電部分；該第一部分自一半導體基板之一第一側延伸且部分穿過該基板且具有一第一含金屬核心；及該穿透基板互連之一第二導電部分，該第二部分自該半導體基板與該第一側呈相對關係之一第二側延伸；該第二部分具有圍繞一含金屬核心之一導電護套；該第二部分之該導電護套係在該第一部分之該導電核心與該第二部分之該導電核心之間。
    [25] 如請求項24之半導體構造，其進一步包括自該穿透基板互連之該第二部分橫向偏移之至少一錨銷且包括作為該穿透基板互連之該第二部分之該含金屬核心之一共同組合物。
    [26] 如請求項24之半導體構造，其中該第一部分之該含金屬核心係由銅組成；其中該第二部分之該含金屬核心係由銅組成；且其中該導電護套係一銅障壁材料。
    [27] 如請求項24之半導體構造，其中該銅障壁材料包括鈷、釕、鉭、氮化鉭、氮化鎢及氮化鈦之一或多者。
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    JP2009277719A|2008-05-12|2009-11-26|Nec Electronics Corp|半導体装置及びその製造方法|
    US7939449B2|2008-06-03|2011-05-10|Micron Technology, Inc.|Methods of forming hybrid conductive vias including small dimension active surface ends and larger dimension back side ends|
    US7745920B2|2008-06-10|2010-06-29|Micron Technology, Inc.|Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices|
    JP2010092895A|2008-10-03|2010-04-22|Sanyo Electric Co Ltd|半導体装置及びその製造方法|
    US7939926B2|2008-12-12|2011-05-10|Qualcomm Incorporated|Via first plus via last technique for IC interconnects|
    JP5308145B2|2008-12-19|2013-10-09|ルネサスエレクトロニクス株式会社|半導体装置|
    US9070662B2|2009-03-05|2015-06-30|Volterra Semiconductor Corporation|Chip-scale packaging with protective heat spreader|
    WO2010109746A1|2009-03-27|2010-09-30|パナソニック株式会社|半導体装置及びその製造方法|
    JP2010232400A|2009-03-27|2010-10-14|Panasonic Corp|半導体基板と半導体基板の製造方法および半導体パッケージ|
    US8062975B2|2009-04-16|2011-11-22|Freescale Semiconductor, Inc.|Through substrate vias|
    US8237252B2|2009-07-22|2012-08-07|Stats Chippac, Ltd.|Semiconductor device and method of embedding thermally conductive layer in interconnect structure for heat dissipation|
    US8791549B2|2009-09-22|2014-07-29|Taiwan Semiconductor Manufacturing Company, Ltd.|Wafer backside interconnect structure connected to TSVs|
    JP5060535B2|2009-09-24|2012-10-31|株式会社東芝|画像処理装置|
    US9420707B2|2009-12-17|2016-08-16|Intel Corporation|Substrate for integrated circuit devices including multi-layer glass core and methods of making the same|
    US20110207323A1|2010-02-25|2011-08-25|Robert Ditizio|Method of forming and patterning conformal insulation layer in vias and etched structures|
    WO2012036401A2|2010-09-14|2012-03-22|Kang Ungsuk|인터넷 도메인 추천 방법 및 그 시스템|
    US8252680B2|2010-09-24|2012-08-28|Intel Corporation|Methods and architectures for bottomless interconnect vias|
    US8853072B2|2011-06-06|2014-10-07|Micron Technology, Inc.|Methods of forming through-substrate interconnects|US8853072B2|2011-06-06|2014-10-07|Micron Technology, Inc.|Methods of forming through-substrate interconnects|
    US8609540B2|2011-06-20|2013-12-17|Tessera, Inc.|Reliable packaging and interconnect structures|
    JP5814959B2|2013-02-21|2015-11-17|株式会社東芝|半導体装置及びその製造方法|
    US9252110B2|2014-01-17|2016-02-02|Taiwan Semiconductor Manufacturing Company, Ltd.|Interconnect structure and method of forming same|
    EP3123505A4|2014-03-28|2017-11-22|Intel Corporation|Anchored interconnect|
    JP6363868B2|2014-05-12|2018-07-25|国立大学法人東北大学|半導体装置およびその製造方法|
    JP5994825B2|2014-08-06|2016-09-21|大日本印刷株式会社|貫通電極基板及びその製造方法、並びに貫通電極基板を用いた半導体装置|
    CN104355284B|2014-10-13|2016-06-29|华东光电集成器件研究所|一种mems器件双面对通介质隔离结构及制备方法|
    JP6380486B2|2016-08-24|2018-08-29|大日本印刷株式会社|貫通電極基板及びその製造方法、並びに貫通電極基板を用いた半導体装置|
    US9997452B1|2017-01-27|2018-06-12|Micron Technology, Inc.|Forming conductive plugs for memory device|
    US10607887B2|2017-08-31|2020-03-31|Yangtze Memory Technologies Co., Ltd.|Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof|
    US10651087B2|2017-08-31|2020-05-12|Yangtze Memory Technologies Co., Ltd.|Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof|
    US10559530B2|2017-12-27|2020-02-11|International Business Machines Corporation|Forming dual metallization interconnect structures in single metallization level|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/154,132|US8853072B2|2011-06-06|2011-06-06|Methods of forming through-substrate interconnects|
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